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内容导航：1、cmos芯片工艺流程：CMOS制造工艺2、cmos芯片工艺流程，芯片制备--CMOS工艺发展史1、cmos芯片工艺流程：CMOS制造工艺
集成电路是由一系列的光刻，腐蚀，参杂等步骤制造而成，以数字IC CMOS制造过程为例首先看一下理想的IC制造流程。在一个低参杂的P型硅片表面沉积一层硅氧化层（sio2)。然后在氧化层上均匀的涂上一层，负性光刻胶。通过后一个光掩模模板将紫外线按照一定的图形照射在光刻胶上。再掩膜板允许紫外线通过的区域光刻胶将变得无法溶解。光刻之后，用一种有机溶剂将曝光区域的光刻胶溶解掉烘干为曝光的光刻胶后，将裸露出来的氧化成腐蚀掉，然后通过扩散或者离子注入在裸露硅区域参入N型杂质，以形成N陷阱。
在经过一些光刻，腐蚀 注入和化学气相淀积步鄹之后。一个完整的集成电路制造就完成了为了说明氧化成多晶硅和金属城并不平坦。途中给出了表面的放大示意图。这个图纸是近视代表了十几次找得到的结构时，茎的结构与途中，香差距很大。集成电路的实际洁面表明了很多飞理想因素并不完全数半导体制造者的控制某些特性，卢能反映出P区和嗯嘘边界的参杂轮廓在截面图中基本看不见，但是这些特征对模拟和混合信号电路的性能有很大的影响。
2、cmos芯片工艺流程，芯片制备--CMOS工艺发展史
目前为止，在集成电路芯片制备技术节点技术日新月异，但无论集成电路制备代工厂如何发展其先进节点技术，其根本原理都离不开CMOS工艺制程技术。
CMOS(Complementary Metal Oxide Semiconductor, 互补金属氧化物半导体)技术诞生于飞兆（仙童）半导体公司研发实验室。1963年，C.T.Sah和Frank Wanlass提交了一篇关于CMOS工艺制程技术的论文，首次在半导体业界提出CMOS工艺制程技术。
1974年，美国无线电公司推出RCA1802为标志，业界首次将CMOS工艺制程技术用于制造微处理器芯片。迄今为止，其在业界的应用已有四十多年的历史。这里将对其发展史做一个简单的科普性的概括介绍。
双极型工艺双极型工艺是最早应用于实际生产的集成电路工艺制程技术。1951年贝尔实验室制造出世界上第一个锗双极型晶体管，1956年德州仪器（TI）制造出第一个硅双极型晶体管；1970年，硅平面半导体工艺制程技术发展成熟，双极型晶体管（bipolar junction transistor, BJT）开始大批量生产。
双极型晶体管的实物图、电路原理图、工艺剖面图
双极型工艺具有制造流程简单、制造成本低、良率高等优点。另外，在制备的电路性能方面，其具有高速度、高跨导、低噪声、和强电流驱动能力等优势，通常用于电流放大型电路、功率放大型电路和高速电路等。它是电流控制型的电路器件，一直在高速电路、模拟电路、功率电路等中占主导地位。缺点是集成度低、功耗大，在超大规模集成电路中的应用受到很大限制。20世纪70年代，CMOS工艺集成电路开始在逻辑运算领域逐步取代BJT的统治地位。但在许多模拟器件和大功率器件领域，BJT依然占据重要地位。
PMOS工艺PMOS（P-Channel Metal Oxide Semiconductor, P型沟道金属氧化物半导体）工艺出现在20世纪60年代，是最早出现的MOS工艺技术。PMOS器件是制备在n型衬底上的p沟道器件，最早是使用铝栅控制器形成反型层沟道，沟道连通源极和漏极，使器件开启而导通。PMOS是电压控制型器件，依靠空穴作为载流子进行导电工作。空穴的迁移率较低，所以PMOS器件的速度很慢，最小的逻辑门延时也有100纳秒。但它的功耗较低，比较适用于逻辑运算集成电路，加之其速度较慢的劣势，其工艺技术主要应用于手表以及计算器等对计算速度要求较低的领域。
PMOS时钟集成电路实物图、PMOS示意图、PMOS工艺剖面图
NMOS工艺NMOS（N-Channel Metal Oxide Semiconductor, N型沟道金属氧化物半导体）最早出现在20世纪70年代初期。与PMOS器件相同，NMOS器件也是电压控制型器件，但因为其工作的导电载流子是电子，比空穴具有更高的迁移率（大约是空穴的2.5倍），因而其电流驱动能力是PMOS的2倍多，因而用NMOS工艺技术制造的集成电路性能比PMOS工艺更高。符合业界向高性能集成电路发展的要求，因而，NMOS一经推广便很快取代了PMOS制程技术。与BJT技术相比，NMOS技术又具有高集成度，制备成本更低等优势，NMOS技术逐渐在逻辑门电路方面超越BJT技术。此时的集成电路集成度可达上万个门器件。但正是由于集成度的增加，单个门器件功耗一定的情况下，当器件的集成度从1000门到达10000门时，高集成度的芯片功率从几百毫瓦达到几瓦，只能使用昂贵的陶瓷封装代替便宜的塑料封装，大大增加了生产成本，限制了NMOS工艺技术在更高集成度的进一步应用。
NOMS逻辑电路图、NMOS示意图、NMOS工艺剖面图
CMOS工艺1963年，C.T.Sah和Frank Wanlass提交了一篇关于CMOS工艺制程技术的论文，首次在半导体业界提出CMOS工艺制程技术，为CMOS技术的发展奠定了理论基础。CMOS(Complementary Metal Oxide Semiconductor, 互补金属氧化物半导体)是把NMOS和PMOS同时制造在一个衬底上组成集成电路。其使用互补对称电路来对PMOS和NMOS进行互连形成路基电路，其静态功耗几乎接近为零。很好的解决了NMOS的功耗问题。
CMOS反相器电路
1966年，美国无线电公司研制出首颗CMOS工艺门阵列（50门）集成电路芯片。但当时技术限制下，其集成度并不高，速度也比较慢，而且容易引起闩锁效应烧毁电路，因而早期的CMOS工艺技术受到半导体业界的冷落。
20世纪70年代LOCOS隔离技术的发明、离子注入技术对离子扩散技术的取代，先进光刻技术的不断发展，大大改善了CMOS工艺制程技术。此时的技术节点已进入亚微米阶段。
20世纪90年代，STI、Salicide（金属硅化物）等技术手段应用于CMOS工艺技术，CMOS工艺制程不断更新，特征尺寸不断缩小，CMOS工艺集成电路工作速度不断提高，高集成度、强抗干扰性、高速度、低功耗、宽的电压控制范围使其逐渐成为集成电路芯片制备的主流技术。
基于LOCOS技术的CMOS工艺剖面图、基于STI和金属硅化物的CMOS工艺剖面图
进入21世纪，CMOS工艺制程技术飞速发展，应变硅技术、HKMG（High-k Metal Gate, 高k金属栅技术）的出现使得平面CMOS的特征尺寸缩减至深亚微米（几十纳米）。这一时期CMOS技术的发展深刻印证了摩尔定律的准确性。
摩尔定律与平面CMOS工艺技术节点发展
平面CMOS到三维CMOS当集成电路芯片制造产业的特征尺寸缩小到22nm时，使用传统的CMOS平面微纳加工工艺技术，已经不能完全解决由于其沟道尺寸的缩小而带来的器件性能劣化的问题。在平面器件中，随着特征尺寸的进一步减小，对于极薄的栅极氧化层，虽然可以通过栅极电压对沟道进行控制，但这将导致漏电流的增加，最终导致载流子迁移率（μ）降低，体平面技术无法使CMOS晶体管的性能做出显著的改进。1999年，胡正明教授及其团队提出了Fin-FET （鳍式场效应晶体管），基于Fin-FET结构的CMOS晶体管，2011年Intel公司在其22nm工艺技术节点上首次推出其商品化的Fin-FET产品Ivy-Bridge。这一晶体管结构的使用大大增加了晶体管的栅控能力，也使得基于此晶体管制备的芯片功耗显著降低。也正是Fin-FET的引入，tsmc(台湾积体电路制造股份有限公司，简称台积电)崛起，在14nm之后的Fin-FET技术节点发展下（14nm、7nm、5nm），Intel的霸主地位被撼动，tsmc自此成为晶圆代工技术的引领者。
平面晶体管到三维晶体管（Fin-FET结构）
目前集成电路芯片工艺发展到5nm节点，Fin-FET晶体管结构似乎也将要到达其物理极限。上个月在日本举行的“三星晶圆代工论坛”会议上，Samsung公布了其新一代芯片制造工艺的进展。Samsung表示，尽管在7nm和5nm的工艺节点上，其工艺进度都落后于tsmc，但其表示在明年就将完成3nm工艺的研发。在3nm的工艺节点上，Sumsung通过引入Si纳米线结构，将从目前主流的FinFET晶体管结构转向最新的GAA（Gate-All-Around）环绕栅极晶体管结构，其将第一代GAA晶体管称之为3GAE工艺。可以说三星能否打一场翻身仗的关键就在于这一世代工艺能否赶超台积电。而据网络报道，台积电3nm也已经提前启动，在男科30公顷的用地渴望年底完成交地，摆明了就是冲着着三星而开展的战略计划。台积电和三星的这场先进工艺代工争夺战在所难免，让我们拭目以待吧。
平面晶体管到Fin-FET到GAA FET
参考文献[1] 集成电路制造工艺与工程应用。温德通 著
[2] 纳米集成电路制造工艺（第2版）。张汝京 著
[3] IEDM、VLSI 论文集
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