Xilinx ISE 12设计套件采用智能时钟门控技术，可将动态功耗降低30%。1)赛灵思今天会宣布什么消息？ISE 12设计套件不仅实现了功耗和成本的突破性优化，还为逻辑、嵌入式、DSP和系统设计人员带来了更高的设计生产力。
2)新的ISE设计套件和之前的版本有什么区别？ISE design suite首次提供“智能”时钟门控技术，可降低高达30%的动态功耗。对于加密、数据路径和计算密集型设计，它甚至可以进一步降低功耗。新套件还提供了基于时序的高级设计保存功能，符合AMBA 4 AXI4规范的即插即用设计的IP支持，具有第四代部分可重构功能的直观设计流程，可降低30%以上的系统成本，满足有线电信应用需求。
ISE 12设计套件推出的主要驱动因素是什么？降低系统成本，降低功耗，提高新一代电子产品的性能，是各种应用和市场领域提出的普遍要求，也正是这些要求推动了ISE 12设计套件的出现。ISE 12设计套件使设计人员能够通过功耗和成本方面的软件创新来平衡上述要求，并最大限度地发挥Virtex-6和Spartan-6设备的功能，同时大大提高整体设计生产率。
4)“智能”时钟门控技术的功耗优化优势是什么？它的工作原理是什么？智能时钟门控是降低数字设计动态功耗的有效优化技术，通过细粒度(逻辑切片)优化功能，可以自动检测并停止不必要的转换。我们使用我们独特的算法来分析设计，以便在不改变下游逻辑和互连顺序元件的情况下检测转换。系统会在每个逻辑片内生成“本地时钟使能”，自动关闭不必要的活动，避免关闭整个时钟网络。这些优化措施将不会改变现有的逻辑，只增加最少数量的逻辑和网络元件连接到时钟使能(平均增加约2%的LUT)。
Xilinx的智能时钟门控技术能否支持第三方集成工具的映射？综合工具可以自动转换ASIC中常用的门控时钟结构，从而映射到Xilinx设备中的时钟激活，同时可以使用全局布线资源。Xilinx的智能时钟门控技术简化了将带门控时钟的ASIC代码移植到FPGA的工作，但它不会分析转换后的代码来检测下游逻辑和互连的时序元件，而不会在转换过程中发生变化。
6)新ISE中的一些重新配置流程有哪些变化？部分可重构技术现采用直观的界面和与标准ISE设计流程紧密结合的简化设计方法，可用性得到进一步提升。ISE 12套件还为第四代动态重新配置(也称为“按需”或“即时”重新配置)提供设计支持。通过在Virtex-6设备上尽可能小地集成各种高级应用，可以大大降低系统成本和功耗。
Xilinx为什么选择AMBA 4 AXI4协议来规范IP互联？如何支持Xilinx FPGA的即插即用设计？AMBA 4 AXI4规范定义了一系列性能增强的互连接口，这些接口使用各种针对应用类型优化的不同总线。通过标准化统一的开放互连协议，设计人员可以更容易地在设计方案中集成Xilinx和第三方供应商提供的IP，在最新一代设备上实现即插即用的互操作性。这种优化的互连基础设施不仅为Xilinx FPGA提供了更广阔的符合AXI4规范的IP生态系统，也为2010年秋季开始使用Xilinx目标设计平台开发支持AXI4的系统奠定了基础。
8)AMBA 4 axi 4规格是否针对与FPGA的合作进行了优化？是的，为了有效地映射到FPGA架构，Xilinx和ARM联合定义了AXI4、AXI4-Lite和AXI4-Stream规范。这进一步提高了我们最新系列器件的系统性能。
ISE 12采用了哪些新功能来支持设计保存？ISE 12设计套件的高级设计保存功能使设计人员能够通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅可以对设计方案进行分区，集中精力满足关键模块所需的时序功能，还可以在设计其他部分时锁定这些模块，以保留其布局和布线。ISE 12分区技术的主要特性包括：支持更灵活工作环境的PlanAhead接口、用于加强用户控制的新命令流，以及对网表分区功能和CORE Generator IP流更简单、更容易的支持。
10)ISE 12设计套件是否支持ISE 11提供的特定领域设计方法？ISE 12设计套件支持特定领域的设计方法，并在此基础上进行扩展。互操作性设计流程和工具配置是为ISE 11的逻辑、嵌入式、DSP和系统级设计量身定制的。ISE 12做了很多基础设施的改变，可以提高软件运行时间和各个领域的设计性能。此外，Xilinx通过更紧密的工具集成和自动化向导改进了嵌入式设计环境，从而进一步简化了嵌入式处理器系统的优化和验证过程。
11)ISE 12为嵌入式开发者提供了哪些具体的方法改进？嵌入式开发人员可以充分利用ISE环境中集成仿真器(ISim)的预配置变量和设置来加速设计验证。MicroBlaze软处理器的最新配置向导可以优化嵌入式处理器的设计，最小化占用面积，最大化性能(DMIP)、频率和操作系统利用率(Linux MMU)。配置向导还可以抽象关键功能的控制，例如：优化缓存大小、行为和功能(包括使用BRAM或分布式RAM)。o分支预测计算，可以优化指令执行。o控制流水线阶段、异常处理、调试访问和存储器管理功能。
12)与上一版本ISE相比，新版本在运行时间和占用面积方面有哪些改进？12.1版本的XST逻辑综合速度平均提高2倍，大规模设计的实现和运行时间缩短1.3倍(如果采用多线程技术，可以缩短1.5倍)。XST的提升还体现在Virtex-6和Spartan-6 FPGA的设计面积减少了近7%。
13)用户通过ISE12可以获得哪些设计性能提升？ISE12.1软件为Virtex-6和Spartan-6 FPGA系列提供IP流生产支持和验证。Spartan-6 FPGA -2的速度水平平均比ISE 11.4快5%。
14)ISE design suite提供了哪些新的IP核？ISE 12设计套件为Virtex-6和Spartan-6 FPGA设计提供了两个新的内核：图像特征化v1.0——文章和图像处理IP核，可以为文章输入流计算重要的统计数据。这是面部识别、物体检测和其他应用的重要处理模块。3GPP LTE RACH检测器v1.0——无线IP内核为设计人员提供LTE RACH检测模块，可以解码根据3GPP TS 36.211 v8.6.0物理信道和调制规范编码的P-RACH数据。
经过生产验证的IP扩展产品可以支持：Virtex-6 FPGA多模式无线电目标设计平台Spartan-6 FPGA工业自动化目标设计平台Spartan-6 FPGA工业图像目标设计平台Virtex-6 HXT FPGA 100G OTN和分组处理目标设计平台。
15)ISE 12设计套件提供了哪些基础设施改进？安装流程改进，让设计团队可以同时进行多个项目，安装镜像降为4G，完全安装后可以更新。编制设计方案所需的计算机内存容量减少，综合工具减少20%，实施工具减少10%。增加了操作系统支持，嵌入式开发者工具包支持64位WinXP，系统生成器和ISE模拟器支持64位Win XP和Vista。
16)ISE 12支持什么系列的产品？ISE设计套件提供完整的特定域版本方案，可支持Virtex-5和Spartan-3 FPGA系列器件。最新版本还为所有Virtex-6和Spartan-6 FPGA系列提供全面的生产支持，包括用于Xilinx航空和军工产品系列的Virtex-6Q和Spartan-6Q FPGA。
ISE 12软件什么时候下载？价格是多少？ISE design suite 12的创新技术将分阶段推出，其中针对Virtex-6 FPGA设计的智能时钟门控技术已于12.1版本推出，针对Virtex-6 FPGA设计的部分可重构技术已于12.2版本推出，AXI4 IP支持将于12.3版本推出。
ISE design suite 12.1 node lock许可证在美国的零售价格为逻辑版2995美元起，嵌入式版3395美元起，DSP版4195美元起，系统版4595美元起。此外，还提供灵活的浮动许可证选项。客户可以从Xilinx网站免费下载ISE Design Suite 12.1的全功能30天评估版。
18)ISE 12版本可以使用哪些第三方工具？Xilinx联盟计划成员提供了一系列强大的关键技术，包括设计工具、IP核、DSP和嵌入式开发技术。ISE 12套件可以与Aldec、Cadence Design Systems、Mentor Graphics和Synopsys的最新模拟和集成软件配合使用。有关Xilinx联盟计划所有成员的更多信息，请访问以下网站：