4.1新建仿真项目在开始动手仿真之前，首先我们需要创建一个文件夹来放置我们的ModelSim仿真项目文件。这里，我们将在之前创建的Quartus项目目录下的simulation文件夹中创建一个manual_modelsim文件夹。创建manual_modelsim文件夹后，我们还需要将已经编写好的Verilog仿真文件和Testbench仿真文件添加到我们的manual_modelsim文件夹中。在这里，我们将自动仿真中使用的Verilog_First.v文件和Verilog_First.vt文件复制到manual_modelsim文件夹中。(Verilog_First.v文件在我们Quartus II项目目录下，Verilog_First.vt文件在我们Quartus II项目目录下simulation文件夹下的modelsim文件夹中。完成以上准备工作后，我们就可以打开ModelSim-Altera 10.1d(Quartus II 13.1)软件了。这里需要注意的是，我们打开的Modelsim软件版本是免费版的ModelSim-Altera入门版，如图。
打开软件后，我们在ModelSim软件界面的菜单栏中找到菜单【文件】【新建】【项目】，点击打开，弹出如下图所示的对话框。
从对话框中我们可以看到，项目名称是用来设置我们的项目名称的。在这里，我们将其命名为Verilog_First。我们建议您根据我们的模拟文件来命名它。很久以后，当我们可以不记得这个模拟项目是用来做什么的，我们可以看到这个项目名称，知道它是用来做什么的。项目位置(项目路径)可以设置保存项目的文件夹，用户可以根据需要将项目保存到不同的位置。在此，我们在文件夹e:/a4 _ plus _ verilog/verilog _ first/simulation/manual _ modelsim中设置路线。以下两部分用于设置模拟库的名称和路径。这里，我们可以使用默认值。设置项目名称和项目位置，然后点击【确定】弹出如图。
从图中的选择窗口我们可以看到，它有四个操作：新建文件、添加现有文件、创建仿真和创建新文件夹。在这里我们选择添加现有文件，如图所示。
在这个页面中，我们可以看到我们已经将之前准备的两个文档Verilog_First.v和Verilog_First.vt添加到了我们的ModelSim仿真项目中。添加完成后，我们单击[OK]按钮，然后关闭[Add items to the Project]对话框，如图所示
4.2编译仿真文件添加文件后，接下来需要编译我们的仿真文件。有两种编译器：编译选定(编译选定)和编译全部(编译全部)。要编译选中的函数，需要先选中一个或几个文件，执行这个命令就可以编译选中的文件；编译所有函数而不选择文件。此命令按照编译顺序编译项目中的所有文件。我们可以在菜单栏【编译】，或者工作区的快捷工具栏或者右键菜单中找到这两个命令。让点击全部编译，出现下图。
文件编译后，“状态”列可能有三种不同的状态。除了上述用在设计中，有两种状态是不期望的：编译错误和编译通过但有警告。错误意味着Modelsim无法完成文件的编译。通常，这是因为编译后的文件包含明显的语法错误。这是因为Modelsim会识别这些语法错误并提示用户，用户可以根据Modelsim的提示信息进行修改。当编译错误时，红色将显示在状态栏中。带警告编译是一种特殊状态，指编译后的文件没有明显的语法错误，但可能包含一些影响最终输出结果的因素。这种状态在实际使用中很少见到。它还将显示但是复选标记后面会出现一个黄色的三角形符号。这类信息一般在函数模拟中不会带来明显的影响，但在后续的综合和时序模拟中可能会造成不可估量的误差。因此，建议读者在出现这种状态时，根据警告信息修改代码，以保证后续使用的安全。4.3配置模拟环境。编译完成后，我们将开始配置模拟环境。我们在ModelSim的菜单栏中找到[simulate] [start simulation]。】菜单，点击，弹出如图
从配置仿真功能的页面可以看到，这个页面包含了六个标签，分别是：设计、VHDL、Verilog、库、SDF、其他。对于这六个标签，我们用的最多，分别是设计、库和SDF。来，让让我们简单介绍一下这三个标签，我们不其余的我们通常不会用到，所以我们不会。这里就不介绍了。首先，介绍设计标签。标签的中心部分是Modelsim中包含的所有库。您可以展开以查看库中包含的设计单元。这些库和单元为模拟提供了选择。用户可以选择要模拟的设计单元开始模拟，所选模拟单元的名称会出现在设计单元的下方。Modelsim支持同时模拟多个文件。您可以使用Ctrl和Shift键选择多个文件，所有选定的文件名都将出现在设计单元区域中。设计单位区域的右侧是分辨率选项，您可以在其中选择模拟的时间比例。时标的概念类似于米，是一种长度度量单位。Modelsim仿真时，有一个最小时间单位，可以由用户指定。如果最小单位是10ns，模拟器工作时，以10ns为单位进行模拟，不考虑也不显示10ns单位的信号变化。当测试文档类似于# 1a=1 B1；句子，Modelsim不会考虑句子的延迟。该选项通常设置为默认状态。此时，将根据模拟器中指定的最小时间范围进行模拟。如果设计文件中没有规定，模拟将按照1ns进行。底部区域是优化区域，可以在模拟开始时激活。由于我们是免费版，很多功能都受到限制，所以可以看到我们可以不要在这里使用它。第二个引入的标签是Libraries标签，如图所示。
在此页面中，我们可以设置搜索库并指定一个库来搜索实例化的VHDL设计单元。搜库和先搜库的功能基本相同。唯一的区别是，在搜索库时首先指定的库将被指定为在用户库之前搜索。第三个引入的标签是SDF，其内容如图所示。
SDF是标准延迟格式的缩写，包含了各种延迟信息，也是时序仿真的重要文件。SDF文件区用于添加SDF文件。选择“添加”以添加，选择“修改”以修改，选择“删除”以删除添加的文件。SDF选项设置SDF文件的警告和错误信息。第一个禁用SDF警告是禁用SDF警告，第二个将SDF错误减少为警告是将所有SDF错误消息编程为警告消息。多源延迟可以控制多个目标对同一个端口的驱动。如果有多个控制信号同时控制同一个端口或互连，并且每个信号的延迟值不同，则可以在该选项中统一延迟。下拉菜单中有三个选项可供选择：最新、最小和最大。Max选择所有信号中延迟最大的值作为统一值，min选择所有信号中延迟最小的值作为统一值，latest选择最后一个延迟作为统一值。至此，我们已经介绍完了这三个标签。接下来我们在设计标签页的工作库中选择Verilog_First_vlg_tst模块，然后点击【确定】开始功能仿真。我们可以在其他标记页面中使用默认配置。4.4启动功能模拟。在模拟之前，工作区一般只有两个选项卡，项目和库。仿真开始后，sim标签、文件标签和存储器列表标签通常会被添加到工作区中。除了工作区之外，还将添加标签，并且MDI窗口中将出现一个对象窗口。在工作区sim标签中选择一个设计单元，该单元包含的输入输出端口会出现在对象窗口中，如图所示。
接下来，我们在对象窗口中选择需要模拟的信号，然后右键单击，在弹出的菜单栏中找到【添加波形】并单击。我们会发现我们的信号被加到了波窗。这时我们可以按快捷键F9，或者在ModelSim的菜单栏中找到【运行】按钮，点击运行，显示出想要的波形。这里需要注意的是，默认运行时间是一次100ps。我们可以在菜单栏修改，或者直接在控制台输入命令run 100ns直接运行100ns，如图。
至此，我们已经完成了手动功能仿真，接下来的工作就是分析我们仿真的波形。因为这部分内容和我们在自动模拟中讲的一模一样，所以我们赢了这里就不重复了。
原标题：ModelSim使用[IV] ModelSim进行手动仿真
来源：【微信微信官方账号：FPGA之家】欢迎添加关注！请注明文章出处。
审计彭静
标签：文件模拟项目